Bài giảng Nhập môn mạch số - Chương 5: Mạch tuần tự - Phần 1: Chốt và Flip-flop

CHƯƠNG 6 – PHẦN 1 
NHẬP MÔN MẠCH SỐ 
Mạch tuần tự: Chốt và Flip-flop 
 (Sequential circuit: Latches and Flip-flop) 
Tổng quan 
Các hệ thống Số ngày nay đều gồm có hai thành phần: mạch tổ hợp (chương 5) để thực hiện các chức năng logic và các thành phần có tính chất nhớ (memory element) để lưu giữ các trạng thái trong mạch. 
Chương này sẽ học về: 
Các thành phần có tính chất nhớ (Chốt, Flip-flop, thanh ghi,) 
Kết hợp các thành phần tổ hợp và thành phần tính chất nhớ để tạo nên các mạch tuần tự. 
Phân biệt mạch tổ hợp và tuần tự 
Mạch tổ hợp 
: : 
: : 
inputs 
outputs 
Mạch tổ hợp 
: : 
inputs 
outputs 
: : 
Memory 
MẠCH TỔ HỢP 
- Ngõ ra sẽ thay đổi lập tức khi ngõ vào thay đổi 
MẠCH TUẦN TỰ 
- Ngõ ra sẽ thay đổi phụ thuộc vào ngõ vào và trạng thái trước đó. 
- Mạch có tính chất nhớ 
Nội dung 
Chốt S-R (S-R latch) 
Chốt D 
Flip-flop D 
Flip-flop T 
Flip-flop S-R 
Flip-flop J-K 
Flip-flop Scan 
1. Chốt S-R ( Set-Reset latch) 
Chốt S-R dùng cổng NOR 
Mạch logic 
Bảng sự thật 
Ký hiệu 
Ký hiệu 
Ký hiệu sai 
Ngõ vào thông thường 
S và R chuyển từ mức 1 xuống mức 0 đồng thời không xác định ngõ ra 
Chốt S-R dùng cổng NOR (tt) 
Bảng sự thật 
Mạch logic 
Chốt S-R dùng cổng NAND 
Mạch logic 
Ký hiệu 
Bảng sự thật 
Chốt S-R với ngõ vào cho phép 
Mạch logic 
Bảng sự thật 
Ký hiệu 
SR=11, C:1 0 
Chốt S-R với ngõ vào cho phép (tt) 
Hoạt động của chốt S-R với trường hợp ngõ ra không xác định 
2. Chốt D (Data latch) 
Chốt D 
Mạch logic 
Bảng sự thật 
Ký hiệu 
Loại bỏ những hạn chế trong chốt S-R khi S và R chuyển từ 1 xuống 0 đồng thời 
Ngõ vào điều khiển C giống với ngõ vào cho phép 
(enable) 
Khi C tích cực , Q = D chốt mở/trong suốt 
(transparent latch) 
 C không tích cực , Q giữ giá trị trước đó 
 chốt đóng (close latch) 
Chốt D (tt) 
Hoạt động của chốt D 
Bảng sự thật 
3. Flip-flop D (Data) 
Flip-flop D(FF-D) kích cạnh lên  (Positive-edge-triggered D flip-flop) 
Một FF-D kích cạnh lên bao gồm một cặp chốt D kết nối sao cho dữ liệu truyền từ ngõ vào D đến ngõ ra Q mỗi khi có cạnh lên của xung Clock (CLK) 
Chốt D đầu tiên gọi là Chủ (master), hoạt động tại mức 0 của ngõ vào xung CLK 
Chốt D thứ hai gọi là Tớ (slave), hoạt động tại mức 1 của ngõ vào xung CLK 
Mạch logic 
Ký hiệu 
Bảng sự thật 
Hoạt động của FF-D kích cạnh lên 
Bảng sự thật 
FF-D kích cạnh lên  (Positive-edge-triggered D flip-flop) 
FF- D kích cạnh xuống (Negative-edge-triggered D flip-flop) 
Một FF-D kích cạnh xuống thiết kế giống với  FF-D kích cạnh lên, nhưng đảo ngõ vào xung Clock của 2 chốt D 
Mạch logic 
Ký hiệu 
Bảng sự thật 
FF-D với ngõ vào điều khiển 
Một chức năng quan trọng của FF-D là khả năng lưu giữ (store) dữ liệu sau cùng hơn là nạp vào (load) dữ liệu mới tại cạnh của xung Clock 
Để thực hiện được chức năng trên, ta thêm vào ngõ vào cho phép (enable input) của mỗi FF, thường ký hiệu là EN hoặc CE (chip enable) 
Mạch logic 
Ký hiệu 
Bảng sự thật 
FF-D với ngõ vào bất đồng bộ  (D-FF with asynchronous inputs) 
Các ngõ vào bất đồng bộ (Asynchronous inputs) thường được sử dụng để ép ngõ ra Q của FF-D đến một giá trị mong muốn mà không phụ thuộc ngõ vào D và xung CLK 
Những ngõ vào này thường ký hiệu PR (preset) và CLR (clear) 
PR và CLR thường được dùng để khởi tạo giá trị ban đầu cho các FF hoặc phục vụ cho mục đích kiểm tra hoạt động của mạch. 
Mạch logic 
Ký hiệu 
Bảng sự thật 
4. Flip-lop T(Toggle) 
Flip-flop T(FF-T) 
Ký hiệu 
Hoạt động của FF-T tích cực cạnh lên của T 
FF-T được thiết kế từ FF-D 
Ngõ ra Q hoặc QN của FF-T sẽ đảo trạng thái mỗi khi có cạnh lên của xung T 
Ngõ ra Q có tần số bằng ½ tần số của ngõ vào T 
 FF-T thường được sử dụng trong các bộ đếm hoặc bộ chia tần số 
FF-T với ngõ vào cho phép 
Ký hiệu 
Hoạt động của FF-T tích cực cạnh lên của T và ngõ vào cho phép EN tích cực mức cao 
FF-T với ngõ vào cho phép EN được thiết kế từ FF-D 
Flip-flop thay đổi trạng thái tại cạnh lên của xung T chỉ khi ngõ vào cho phép EN (enable) tích cực. 
FF-T với ngõ vào điều khiển và xung Clock 
Ký hiệu 
Bảng sự thật 
Hoạt động của FF-T tích cực cạnh lên của xung Clock 
Flip-flop thay đổi trạng thái tại cạnh lên của xung Clock (CLK) chỉ khi ngõ vào EN và T tích cực. 
5. Flip-flop S_R(Set_Reset) 
FF-S_R kích cạnh lên ( Positive-edge-triggered S_R flip-flop ) 
Ký hiệu 
Hoạt động của FF-S_R kích cạnh lên 
Bảng sự thật 
FF-S_R kích cạnh lên được thiết kế từ FF-D kích cạnh lên 
6. Flip-Flop J-K 
FF-J_K kích cạnh lên (Edge-triggered J_K flip-flop) 
Ký hiệu 
FF-J_K kích cạnh lên được thiết kế từ FF-D kích cạnh lên 
Bảng sự thật 
Hoạt động của FF-J_K kích cạnh lên 
FF-JK với ngõ vào bất đồng bộ 
Ký hiệu 
Bảng sự thật 
7. Flip-Flop Scan 
F lip-flop Scan(FF-Scan) 
Ký hiệu 
FF-D kích cạnh lên có chế độ Scan 
Bảng sự thật 
Chế độ 
bình thường 
Chế độ 
kiểm tra 
FF-Scan (tt) 
Một chuỗi 4 FFs hoạt động trong chế độ Scan 
Một tính năng quan trọng của các FF được chế tạo ở mức ASIC là  khả năng Scan (khả năng kiểm tra) 
Các ngõ vào phụ TI, TE, TO được kết nối đến các FF theo một chuỗi Scan để phục vụ cho mục đích kiểm tra 
FF-Scan (tt) 
Một chuỗi 4 FFs hoạt động trong chế độ Scan 
Trong chế độ kiểm tra (testing mode), một chuỗi dữ liệu kiểm tra (test pattern) được đưa vào các FF thay thế cho chuỗi dữ liệu thông thường 
Sau khi các test pattern được đưa vào các FF, các FF sẽ quay trở lại chế độ hoạt động bình thường (normal mode) 
Sau một hay nhiều cạnh lên của xung Clock, các FF quay lại chế độ kiểm tra và kết quả kiểm tra được xuất ra ngoài tại ngõ ra của các FF 
Thảo luận?